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A:MAX+plus II
B:Quartus II
C:ISE
D:ispLEVER
EDA技术发展阶段描述正确的是（）。
A:CAD阶段
B:CAE阶段
C:EDA阶段
D:以上都不对
状态机常用的编码方式有（）。
A:顺序编码
B:格雷编码
C:约翰逊编码
D:一位热码
基于EDA技术的设计中，通常有两种设计思路（）。
A:自顶向下
B:自底向上
C:自前向后
D:自后向前
用PLD器件实现设计的优势有哪些（）？
A:周期短
B:投入少
C:风险小
D:对于成熟的设计往往采用PLD
衡量仿真器性能的重要指标有哪些（）。
A:仿真速度
B:仿真的准确性
C:仿真的易用性
常用的综合工具有哪些（）。
A:FPGA Express
B:FPGA compiler
C:Synplify Pro
TOP-down设计一般分为哪几个层次（）。
A:系统级
B:功能级
C:门级
D:开关级
下面哪些是专业提供PLD器件厂商（）。
A:Xilinx
B:Altera
C:Lattice
D:Micsoftware
综合有哪几种形式()。
A:RTL
B:逻辑综合
C:将逻辑门表示转换到版图表示
把适配后生成的编程文件装入到PLD器件中的过程称为下载。
A:错误
B:正确
Verilog HDL和 VHDL目前还都不是IEEE标准。
A:错误
B:正确
IP核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。
A:错误
B:正确
Verilog HDL中的常量主要有：整数，实数和字符串
A:错误
B:正确
在IC设计领域中，IP核一般完成某种功能的设计模块。
A:错误
B:正确
混合仿真器就是能同时支持Verilog和VHDL的仿真器。
A:错误
B:正确
Verilog HDL不支持条件语句。
A:错误
B:正确
Verilog HDL不支持逻辑运算符。
A:错误
B:正确
PLD是Programmable Logic Device,可编程逻辑器件的缩写。
A:错误
B:正确
时序仿真也叫后仿真。
A:错误
B:正确
FPGA是Field Programmable Gate Array,现场可编程门阵列的缩写。
A:错误
B:正确
状态机设计主要包含三个对象：当前状态，次状态和输出逻辑。
A:错误
B:正确
仿真是EDA的精髓所在。
A:错误
B:正确
Verilog程序的基本设计单元是“模块”（ module）。
A:错误
B:正确
仿真器按对设计语言的不同处理方式分为两类：编译型仿真器和解释型仿真器。
A:错误
B:正确
Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。
A:错误
B:正确
采用原理图方式的数字设计的可重用性、可移植要差一些。
A:错误
B:正确
Verilog HDL中的变量一般分为两种数据类型：net型和variable型。
A:错误
B:正确
综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
A:错误
B:正确
Verilog语言即适合可综合的电路设计，也可胜任电路与系统的仿真。
A:错误
B:正确
HDL是一种用文本形式来描述和设计电路的语言。
A:错误
B:正确
绝大多数的FPGA器件都基于SRAM查找表结构实现。
A:错误
B:正确
PLD器件内部主要由各种逻辑功能部件和可编程开关构成。
A:错误
B:正确
不考虑信号时延等因素的仿真称为功能仿真。
A:错误
B:正确
目前在数字系统的设计中，主要采用Bottom-UP设计为主。
A:错误
B:正确
数字设计流程中采用原理图方式适合描述电路的连接关系核接口关系。
A:错误
B:正确
用状态机进行设计具有速度快、结构简单、可靠性高等优点。
A:错误
B:正确
IP是Intellectual Property的缩写。
A:错误
B:正确
仿真分为功能仿真和时序仿真。
A:错误
B:正确
Verilog HDL中整数型常量是不可以综合的。
A:错误
B:正确
ASIC是专用集成电路的缩写。
A:错误
B:正确
Verilog HDL支持循环语句。
A:错误
B:正确
Synplify是一种FPGA/CPLD的逻辑综合工具。
A:错误
B:正确
Verilog HDL中assign为持续赋值语句。
A:错误
B:正确
Verilog HDL支持条件运算符。
A:错误
B:正确
ISP和专用的编程器是FPGA常用的两种编程方式。
A:错误
B:正确
SRAM是指静态存储器。
A:错误
B:正确
有限状态机的复位分为两种：同步复位和异步复位。
A:错误
B:正确
浮栅编程元件一般用在民用、消费类产品中。
A:错误
B:正确
数字设计流程中的设计输入的表达方式一般有原理图方式和HDL文本方式两种。
A:错误
B:正确
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发表于 2020-8-8 18:43:18
