福师《EDA技术》在线作业一-0005

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按照处理的HDL语言类型，仿真器可以分为（）。
A:Verilog HDL仿真器
B:VHDL HDL仿真器
C:混合仿真器

用PLD器件实现设计的优势有哪些（）？
A:周期短
B:投入少
C:风险小
D:对于成熟的设计往往采用PLD

目前常用的硬件描述语言为：（）。
A:Verilog
B:VHDL
C:和 VC
D:VB

常用的综合工具有哪些（）。
A:FPGA Express
B:FPGA compiler
C:Synplify Pro

目前的EDA技术主要特点有哪些（）。
A:使用普及
B:应用广泛
C:工具多样
D:软件功能强大

ASIC电路特点描述正确的是（）。
A:周期长
B:投入高
C:功耗低
D:省面积

下面哪些是专业提供PLD器件厂商（）。
A:Xilinx
B:Altera
C:Lattice
D:Micsoftware

常用的集成FPGA/CPLD开发工具有哪些（）。
A:MAX+plus II
B:Quartus II
C:ISE
D:ispLEVER

TOP-down设计一般分为哪几个层次（）。
A:系统级
B:功能级
C:门级
D:开关级

状态机常用的编码方式有（）。
A:顺序编码
B:格雷编码
C:约翰逊编码
D:一位热码

数字设计流程中的设计输入的表达方式一般有原理图方式和HDL文本方式两种。
A:错误
B:正确

IP核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。
A:错误
B:正确

有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。
A:错误
B:正确

硬件综合器和软件程序编译器没有本质区别。
A:错误
B:正确

Verilog HDL和 VHDL目前还都不是IEEE标准。
A:错误
B:正确

Alter的FPGA器件主要由两类配置方式：主动配置方式和被动配置方式。
A:错误
B:正确

SRAM是指静态存储器。
A:错误
B:正确

目前在数字系统的设计中，主要采用Bottom-UP设计为主。
A:错误
B:正确

HDL是一种用文本形式来描述和设计电路的语言。
A:错误
B:正确

Verilog程序的基本设计单元是“模块”（ module）。
A:错误
B:正确

JTAG边界扫描测试技术提供了一种合理而有效的方法，用以对高密度、引脚密集的器件和系统进行测试。
A:错误
B:正确

Verilog语言的行为描述语句，如条件语句、赋值语句和循环语句类似于软件高级语言，便于学习和使用。
A:错误
B:正确

CAE是Computer Aided Engineering,计算机辅助工程的缩写。
A:错误
B:正确

Verilog HDL中的变量一般分为两种数据类型：net型和variable型。
A:错误
B:正确

Verilog HDL中实数型和字符串型常量是可以综合的。
A:错误
B:正确

行为描述就是对设计实体的数学模型的描述，其抽象程度远高于结构描述。
A:错误
B:正确

状态机设计主要包含三个对象：当前状态，次状态和输出逻辑。
A:错误
B:正确

Verilog HDL语法要素与软件编程语言（如C语言）是完全相同的。
A:错误
B:正确

不考虑信号时延等因素的仿真称为功能仿真。
A:错误
B:正确

混合仿真器就是能同时支持Verilog和VHDL的仿真器。
A:错误
B:正确

Verilog HDL不支持逻辑运算符。
A:错误
B:正确

PLD是Programmable Logic Device,可编程逻辑器件的缩写。
A:错误
B:正确

有限状态机非常适合于数字系统的控制模块。
A:错误
B:正确

Verilog HDL支持循环语句。
A:错误
B:正确

综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
A:错误
B:正确

CPLD和FPGA都属于高密度可编程逻辑器件。
A:错误
B:正确

ASIC是专用集成电路的缩写。
A:错误
B:正确

仿真器按对设计语言的不同处理方式分为两类：编译型仿真器和解释型仿真器。
A:错误
B:正确

Verilog HDL支持条件运算符。
A:错误
B:正确

Verilog HDL中assign为持续赋值语句。
A:错误
B:正确

Synplify是一种FPGA/CPLD的逻辑综合工具。
A:错误
B:正确

PLD器件内部主要由各种逻辑功能部件和可编程开关构成。
A:错误
B:正确

把适配后生成的编程文件装入到PLD器件中的过程称为下载。
A:错误
B:正确

Quartus II是Xilinx的FPGA/CPLD的集成开发工具。
A:错误
B:正确

编译型仿真器的仿真速度快，但需要预处理，不能即时修改。
A:错误
B:正确

在EDA设计中一般采用硬件描述语言(HDL)进行电路与系统的描述。
A:错误
B:正确

Verilog HDL不支持条件语句。
A:错误
B:正确

PLD器件的设计往往采用层次化的设计方法，分模块，分层次地进行设计描述。
A:错误
B:正确

JTAG是Joint Test Action Group, 联合测试行动组的缩写。
A:错误
B:正确

IP核中的硬核可靠性高，能确保性能，能够很快投入使用。
A:错误
B:正确