地大《数字电路与逻辑设计》在线作业一-0011

adminhan

输出状态和输入信号相同的触发器叫______触发器。
A:RS
B:D
C:T
D:JK

将D触发器改造成T触发器，图1所示电路中的虚线框内应是_______。<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/7dde8d11.JPG"></IMG>
A:或非门
B:与非门
C:异或门
D:同或门

时序电路可以由____________组成。
A:门电路
B:触发器或门电路
C:触发器
D:触发器或触发器和门电路的组合

组合电路的分析是指___________。
A:已知逻辑图，求解逻辑表达式的过程
B:已知真值表，求解逻辑功能的过程
C:已知逻辑图，求解逻辑功能的过程
D:已知逻辑要求，列真值表的过程

触发器由门电路构成，和门电路比较，功能上主要特点是__________。
A:和门电路功能一样
B:有记忆功能
C:没有记忆功能
D:以上答案都不对

补码1．1000的真值是__________。
A:+1.0111
B:-1.0111
C:-0.1001
D:-0. 1000

余3码10001000对应的2421码为_________.
A:01010101
B:10000101
C:10111011
D:11101011

设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要_______个异或门。
A:2
B:3
C:4
D:5

译码电路的输入量是____________。
A:二进制
B:十进制
C:十六进制
D:某个特定的输入信号

仅具有“保持” “翻转”功能的触发器叫___________。
A:JK触发器
B:T触发器
C:D触发器
D:RS触发器

仅具有“置0” “置1”功能的触发器叫___________。
A:JK触发器
B:RS触发器
C:D触发器
D:T触发器

摩尔型时序电路的输出__________．
A:仅同当前外输入有关
B:仅同电路内部状态有关
C:既与外输入也与内部状态有关
D:与外输入和内部状态都无关

根据反演规则， 的反函数为__________。<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/15866d5b.JPG"></IMG>
A:<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/95efee83.JPG"></IMG>
B:<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/559336fa.JPG"></IMG>
C:<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/58311399.JPG"></IMG>
D:<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/singleselect/ddsjjg/20051117/e220f18d.JPG"></IMG>

表示任意两位无符号十进制数需要________个二进制数。
A:6
B:7
C:8
D:9

计数器在电路组成上的特点是___________。
A:有CP输入端，无数据输入端
B:有CP输入端和数据输入端
C:无CP输入端,有数据输入端
D:无CP输入端,无数据输入端

时序逻辑电路中一定包含_________.
A:触发器
B:组合逻辑电路
C:移位寄存器
D:译码器

在何种情况下，“或非”运算的结果是逻辑“0”。____
A:全部输入为“0”
B:全部输入为“1”
C:任一输入为“0”，其他输入为“1”
D:任一输入为“1”

下列触发器中克服了空翻现象的有_____．
A:边沿D触发器
B:主从RS触发器
C:钟控RS触发器
D:从JK触发器

在下列逻辑电路中，是组合逻辑电路的是_______ 。
A:译码器
B:编码器
C:全加器
D:寄存器

设两输入或非门的输入为x和y，输出为z ，当z为低电平时，有________。
A:x和y同为高电平
B:x为高电平，y为低电平
C:x为低电平，y为高电平
D:x和y同为低电平

组合逻辑电路的输出与输入的关系可用 ________描述。
A:真值表
B:流程表
C:逻辑表达式
D:状态图

反码和补码均可实现将减法运算转化为加法运算。
A:错误
B:正确

并行加法器采用先行进位（并行进位）的目的是提高运算速度。
A:错误
B:正确

化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。
A:错误
B:正确

图3所示是一个具有一条反馈回路的电平异步时序逻辑电路。<IMG SRC="http://file.open.com.cn/Lms/ItemDBAttachments/image/judge/ddsjjg/20051117/22fa2fc9.JPG"></IMG>
A:错误
B:正确